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Erste Prototypen des integrierten Schaltkreises (IC) DMC 65 in Betrieb

29.11.2022

Das EDET-DH80K-Kamerasystem ist ein Direct Hit Electron Detector, der in der Fokussebene eines TEMs betrieben wird. Es handelt sich um ein 1-Megapixel-Kamerasystem, das aus vier unabhängigen Quadrantenmodulen mit jeweils 256k Pixeln besteht und für eine Bildrate von 80k Bildern pro Sekunde ausgelegt ist. Noch höhere Bildraten sind durch den Einsatz fortschrittlicher Fenstertechniken möglich. Das endgültige System ist in der Lage, Bildbursts von 50 Vollbildern mit der spezifizierten Zeitauflösung von 12,8 Mikrosekunden bei einer Burst-Wiederholrate von 100 Hz aufzunehmen. Die Detektormatrix des Systems basiert auf einer kombinierten DEPFET-Detektor-/Verstärkerzelle. Zusätzlich zu der einzigartigen Operationsgeschwindigkeit zeichnet sich das System durch eine hohe Strahlenhärte, eine nichtlineare Verstärkung mit In-Pixel-Signalkompression und ein dünnes Detektorsubstrat für eine optimale PSF aus. Um eine maximale Integrationsdichte innerhalb des TEM zu erreichen, ist die gesamte Front-End-Elektronik zusammen mit der Detektormatrix auf einem All-Silicon-Modul (ASM) integriert.

Ein wichtiger Bestandteil dieses Systems ist der DMC 65 IC. Dieser Baustein, ein kombinierter Sequenzer-/Datenpuffer-IC, ist Teil des Frontend-Elektronikpakets und wird als schneller digitaler Datenverarbeitungs-IC für die Module verwendet und ermöglicht dem System den Betrieb mit der geforderten Zeitauflösung. Er besteht aus einem integrierten Sequenzer, der die Steuersignale für die Detektormatrix bereitstellt, einer Schnittstellenschaltung zum DCD-Digitalisierer-Chip, der die analogen Daten von der DEPFET-Matrix erfasst und digitalisiert, sowie einer FIFO-Schaltung zur Erfassung und Pufferung der DCD-Ausgangsdaten, die dann über das serielle Hochgeschwindigkeits-AURORA-Protokoll an die Peripherie übertragen werden. Jede DMC ist mit einem DCD-Chip gepaart, so dass das vollständig bestückte Modul mit 8 DCD/DMC 65-Paaren ausgestattet ist.

Der IC wurde in Zusammenarbeit mit der Universität Bonn entwickelt, Design und Layout wurden von T. Hemperek und H. Krüger durchgeführt, mit Unterstützung von MPG HLL. Der IC wurde in TSMC 65 nm Technologie hergestellt und hat eine Gesamtgröße von 3,2 x 5 cm2. Der Onboard-Datenpufferspeicher von ~ 1,57 MB ist ausreichend für die Pufferung. Der Chip ist für Bump-Bonding für maximale Integrationsdichte ausgelegt. Kürzlich wurden die ersten Exemplare aufgebaut und getestet. Alle relevanten Peripherieschnittstellen wurden getestet und funktionieren gemäß den Spezifikationen, einschließlich der Erfassung der DCD-Daten, die mit der eingebauten Testmusterfunktion des DCD überprüft wurden. Zurzeit werden die ersten Hybride zusammen mit einem kleinflächigen Testsensor für den Test vorbereitet. Mit diesen kleinen Modulen wird eine Framerate von 320 kHz bei einer Burstgröße von 192 Frames erreichbar sein. Vollständige Module, die mit DMC 65 ausgestattet sind, werden in Kürze fertiggestellt sein.